A
amitjagtap
Guest
bok
imam simulirani, a zatim sintetizirane verilog kod za oba 8-bitni i 16-bitni niz množitelj koristeći nositi sav adders na Xilinx.8.2.rezultate sam dobio su kako slijedi.
rezultat za 16 - zalogaj niz množenja
Minimalni period: 19.961ns (Maximum Frekvencija: 50.098MHz)
Minimalni ulazni prije sat vremena dolaska: 2.443ns
Maksimalna izlazna potrebno vrijeme nakon sat: 20.110ns
Maksimalna kombinatorne put odgode: Nema put pronađeno
rezultat za 8-bitni niz množenja
Minimalni period: 21.003ns (Maximum Frekvencija: 47.612MHz)
Minimalni ulazni prije sat vremena dolaska: 2.447ns
Maksimalna izlazna potrebno vrijeme nakon sat: 22.777ns
Maksimalna kombinatorne put odgode: Nema put pronađeno
Otkrio sam ovaj rezultat vrlo čudno, jer kao broj bita se povećava kašnjenje množitelj treba povećati jer po mom znanju.Ja sam također provjeriti kompletan izlaza za oba i oba rade ispravno.
Može bilo tko reći mene značaj timimng izvještaja ja je dobio u Xilinx.
Je li minimalni period jednak zakašnjenja množitelj ??????????<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Pitanje" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />Plz pomoć mene vanjska strana .......
imam simulirani, a zatim sintetizirane verilog kod za oba 8-bitni i 16-bitni niz množitelj koristeći nositi sav adders na Xilinx.8.2.rezultate sam dobio su kako slijedi.
rezultat za 16 - zalogaj niz množenja
Minimalni period: 19.961ns (Maximum Frekvencija: 50.098MHz)
Minimalni ulazni prije sat vremena dolaska: 2.443ns
Maksimalna izlazna potrebno vrijeme nakon sat: 20.110ns
Maksimalna kombinatorne put odgode: Nema put pronađeno
rezultat za 8-bitni niz množenja
Minimalni period: 21.003ns (Maximum Frekvencija: 47.612MHz)
Minimalni ulazni prije sat vremena dolaska: 2.447ns
Maksimalna izlazna potrebno vrijeme nakon sat: 22.777ns
Maksimalna kombinatorne put odgode: Nema put pronađeno
Otkrio sam ovaj rezultat vrlo čudno, jer kao broj bita se povećava kašnjenje množitelj treba povećati jer po mom znanju.Ja sam također provjeriti kompletan izlaza za oba i oba rade ispravno.
Može bilo tko reći mene značaj timimng izvještaja ja je dobio u Xilinx.
Je li minimalni period jednak zakašnjenja množitelj ??????????<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Pitanje" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />Plz pomoć mene vanjska strana .......