Pravila | Noviji postovi | RSS topic | Pretraga | Registracija | Log in

Sat generacije sa JK flip ćuška



Post new topic Reply to topic EDAboard.com Forum Indeks -> Analogni Circuit Design -> Sat generacije sa JK flip ćuška
Arabic version Bulgarian version Croatian version Czech version Danski verzija German version Grčka verzija English version Španjolski verzija Finski verzija Francuski verzija Hindski verzija Hrvatska verzija Indonezijski verzija Italian version Hebrejski verzija Japanska verzija Korean verzija Lithuanian version Latvijski verzija Nizozemski verziju Norwegian verzija Poljski verziju Portugalski inačici Rumunjski verzija Srpska verzija Slovak version Slovenian version Srpska verzija Švedski verzija Tagalog version Ukrainian version Vijetnamski verzija Kineski verzija
Autor Poruka
robismyname



Pristupio / la: 17 siječanj 2008
Postovi: 105
Pomogao: 2
Lokacija: Central Florida


Post 28 svi 2009 18:47 Clock generacije sa JK flip ćuška
Ja sam koristeći jedan 26 MHz TCXO uz JK flip skljokati za izradu 13MHz sat koji je potreban za drugi IC. Moje pitanje je na šta pin od JK Flip skljokati mogu spojiti 26 MHz TCXO? Sat, J ili K?

Žao nam je, ali morate prijaviti da biste vidjeli u ovom prilogu
Povratak na vrh
trekkytekky



Joined: 04. travanj 2009
Postovi: 58
Pomogao: 5
Lokacija: Perth


Post 29 svi 2009 14:09 Clock generacije sa JK flip ćuška
Ako je Vaš koristeći ovaj IC (SN74/54LS107) zatim povezati svoj oscilator na sat pin i kravatu J, K i jasna (CLR) visoka. izlaz će pritega na rubu pada (razdijelite po 2)
Povratak na vrh
robismyname



Pristupio / la: 17 siječanj 2008
Postovi: 105
Pomogao: 2
Lokacija: Central Florida


Post 31 svi 2009 18:18 Re: Sat generacije sa JK flip ćuška
trekkytekky wrote:
Ako je Vaš koristeći ovaj IC (SN74/54LS107) zatim povezati svoj oscilator na sat pin i kravatu J, K i jasna (CLR) visoka. izlaz će pritega na rubu pada (razdijelite po 2)


će povezivanje J, K i jasna (CLR) u VCC biti dovoljno dobar?
Povratak na vrh
trekkytekky



Joined: 04. travanj 2009
Postovi: 58
Pomogao: 5
Lokacija: Perth


Post 31 svi 2009 18:50 Clock generacije sa JK flip ćuška
Spajanje na VCC bi biti u redu, on će povući inputa visoka. Dovoljno je biti svjestan da 107 ima minimum sat nizak trajanje 47nS i max frekvenciji od 30MHz tablični vam postavljena. Dakle vaš tcxo svibanj biti brz jer zavisno od radnog ciklusa svojih izlazom. Jedini način da saznate zasigurno je probati i vidjeti. Ako on ne radi output od Flip skljokati će se 50% radnog ciklusa, bez obzira na unos radnog ciklusa.
Povratak na vrh
Post new topic Reply to topic EDAboard.com Forum Indeks -> Analogni Circuit Design -> Sat generacije sa JK flip ćuška
Page 1 of 1 Sva vremena su GMT 2 sata


Abuse | | Administrator | | Moderatori | | Podržite nas | | mapa weba
Tema RSS